# CPUdemo

**Repository Path**: cdm2002/cpudemo

## Basic Information

- **Project Name**: CPUdemo
- **Description**: 合肥工业大学系统硬件综合设计，仅作为学习参考
- **Primary Language**: Unknown
- **License**: GPL-2.0
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 0
- **Created**: 2023-12-22
- **Last Updated**: 2024-04-15

## Categories & Tags

**Categories**: Uncategorized

**Tags**: Verilog

## README

# CPUdemo

#### 介绍
系统硬件综合设计结果概述：
1.基于RISC-V指令集 
RISC-V是一种开源指令集架构，使用模块化的方式进行组织。本设计实现的指令属于RISC_V I模块，共实现30条指令。包括所有整数运算指令，控制转移指令
2.可实现多周期流水线
设计的CPU分为四段流水线 IF ID EX WB 没有设计Memory部件，所有存储和访问操作都在寄存器堆当中进行
3.冲突和冒险/相关
采用记分牌检测并暂停和静态分支预测（默认不跳转）处理数据相关和控制相关
4.可以在EDA上进行仿真

#### 软件架构
软件架构说明