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关于 chapter1_riscv.md 文档第 1.4 节中断的一些问题
待办的
#I5D337
toplaya
创建于
2022-06-20 11:57
1. RISC-V 没有除0异常，不论是整数除法还是浮点除法，均不存在除0异常。这样做的好处在于，所有的计算操作均不会产生异常，CPU里逻辑运算单元的设计会简化不少；坏处则是软件的处理会更加复杂。这是RISC-V很重要的一个特点，也是它做出的取舍：尽量简化硬件设计，以确保硬件的可靠性和稳定性，就算会增加软件复杂度也可以接受。 2. 根据RISC-V的规范，有三个名词：Exception（异常），Interrupt（中断），Trap（不做翻译） 异常 = 同步trap 。 异常是由当前正在执行的指令所触发，因此叫做同步trap。 中断 = 异步trap 。 中断和当前正在执行的指令无关，因此叫做异步trap。 如果我们想描述异常和中断同时具备的特点时，就用trap这个名字。 3. 关于中断处理历程的描述，有下面这句话： “1）保存（发生中断前的）pc（如果是trap或者interrupt，则保存下一条指令的pc）到mepc寄存器；” 保存的并不是 **发生中断前的** PC值，而是 **进入中断处理历程之前的** PC值。因为中断发生时，该中断有可能被禁用了，此时CPU不会响应该中断，而是继续执行当前的指令，直到该中断被启用后，才会进入该进入该中断的处理历程。同样的，MPIE和MPP都是如此。
1. RISC-V 没有除0异常，不论是整数除法还是浮点除法，均不存在除0异常。这样做的好处在于，所有的计算操作均不会产生异常，CPU里逻辑运算单元的设计会简化不少；坏处则是软件的处理会更加复杂。这是RISC-V很重要的一个特点，也是它做出的取舍：尽量简化硬件设计，以确保硬件的可靠性和稳定性，就算会增加软件复杂度也可以接受。 2. 根据RISC-V的规范，有三个名词：Exception（异常），Interrupt（中断），Trap（不做翻译） 异常 = 同步trap 。 异常是由当前正在执行的指令所触发，因此叫做同步trap。 中断 = 异步trap 。 中断和当前正在执行的指令无关，因此叫做异步trap。 如果我们想描述异常和中断同时具备的特点时，就用trap这个名字。 3. 关于中断处理历程的描述，有下面这句话： “1）保存（发生中断前的）pc（如果是trap或者interrupt，则保存下一条指令的pc）到mepc寄存器；” 保存的并不是 **发生中断前的** PC值，而是 **进入中断处理历程之前的** PC值。因为中断发生时，该中断有可能被禁用了，此时CPU不会响应该中断，而是继续执行当前的指令，直到该中断被启用后，才会进入该进入该中断的处理历程。同样的，MPIE和MPP都是如此。
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