# 基于Chisel的RISCV64CPU实现（未完成）

**Repository Path**: lin-peirun/my-chisel-core

## Basic Information

- **Project Name**: 基于Chisel的RISCV64CPU实现（未完成）
- **Description**: chisel编写的rv核，目前还没写完，更新慢，github同步快点
- **Primary Language**: Scala
- **License**: MPL-2.0
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 2
- **Forks**: 0
- **Created**: 2022-04-02
- **Last Updated**: 2022-05-25

## Categories & Tags

**Categories**: Uncategorized

**Tags**: RISC-V64---Chisel

## README

# MY CORE - RISCV64

## 介绍

在一生一芯项目中所写的RISCV64的硬核，使用CHISEL3 + Verilog 编写 。 

目前CORE的命名未定。

### 目前进度：

因个人时间原因，会不定时进行编写更新，请持续关注！

* 基础的五级流水级的原理图已绘制完毕。
* 简单五级流水线编写完毕，其中，用于仿真的DRAM,IROM不包含在文件目录下，采用的是VerilatorC语言模拟实现存储器。
* 目前未进行测试，npc环境还在搭建

### 使用工具以及平台

如你所见！该项目是在IDEA下编写！在idea下是使用sbt构建项目，但如果是移植到npc下的话，是使用mill进行项目构建，详情请见Mill的官方文档。如果是需要mill构建的话，请把src/main下的源代码拷贝至自己的环境下即可。

**注：这是本人的一生一芯项目，并且，该项目目前未完成编写完毕，不保证没问题（事实上还有一些地方没写），请勿用在一生一芯项目以及其余地方上！ committed date ： 2022/05/04**

## 目录介绍

~~~shell
Mode                 LastWriteTime         Length Name
----                 -------------         ------ ----
d-----          2022/4/5     15:22                .bsp		
d-----          2022/5/4     15:49                .idea
d-----          2022/5/4     15:50                doc			# 存放架构原理图
d-----          2022/4/6     13:22                generated		# 存放生成的verilog代码
d-----          2022/4/5     15:25                project
d-----          2022/4/5     15:21                src			# chisel3 源文件代码
d-----          2022/4/5     15:25                target
-a----          2022/4/5     15:22            305 build.sbt
-a----          2022/4/8      1:57          17098 LICENSE
-a----          2022/4/7     14:48            256 README.md		#README 文件
~~~