From 9dce90f0f15b3349e568ab9142822dc0816b20ac Mon Sep 17 00:00:00 2001 From: dahogn Date: Thu, 22 May 2025 12:31:01 +0000 Subject: [PATCH] =?UTF-8?q?update=20spec/01=20RISC-V=E4=BA=BA=E6=89=8D?= =?UTF-8?q?=E8=83=BD=E5=8A=9B=E5=9F=B9=E5=85=BB=E8=A7=84=E8=8C=83(RISC-V?= =?UTF-8?q?=20Talent=20Capability=20Training=20Sepcification)=5Fv0.1.adoc.?= =?UTF-8?q?=20=E6=9B=B4=E6=96=B0=E9=80=9A=E7=94=A8=E8=AE=A1=E7=AE=97?= =?UTF-8?q?=E7=BB=84=E5=86=85=E5=AE=B9?= MIME-Version: 1.0 Content-Type: text/plain; charset=UTF-8 Content-Transfer-Encoding: 8bit Signed-off-by: dahogn --- ...ability Training Sepcification)_v0.1.adoc" | 183 ++++++++++++++++-- 1 file changed, 171 insertions(+), 12 deletions(-) diff --git "a/spec/01 RISC-V\344\272\272\346\211\215\350\203\275\345\212\233\345\237\271\345\205\273\350\247\204\350\214\203(RISC-V Talent Capability Training Sepcification)_v0.1.adoc" "b/spec/01 RISC-V\344\272\272\346\211\215\350\203\275\345\212\233\345\237\271\345\205\273\350\247\204\350\214\203(RISC-V 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@@ RISC-V产业与社区推广方向岗位： ===== 3.2.3.1 RISC-V 通用计算系统固件研发工程师 |=== | |初级|中级|高级|专家 -|知识|……|……|……|…… -|技能|……|……|……|…… -|经验|……|……|……|…… +|知识 +|1.RISC-V指令集基础、汇编/C语言。 + +2.QEMU仿真工具、U-Boot框架。 + +3.计算机启动流程与BIOS基础。 + +|1.RISC-V特权架构（M/S/U模式）、ACPI规范。 + +2.UEFI驱动模型、MMU/Cache机制。 + +3.硬件调试接口（JTAG/UART）原理。 + +|1.固件安全技术（Secure Boot/数字签名）。 + +2.多核启动同步机制、虚拟化技术（Sv39/Sv48）。 + +3.CI/CD流程在固件开发中的应用。 + +|1.RISC-V架构前沿标准（PMP/RVV）。 + +2.行业固件接口规范制定。 + +3.系统级功耗优化与可靠性设计理论。 + + +|技能 +|1.编写简单外设驱动（UART/GPIO）。 + +2.使用GDB/QEMU完成固件仿真调试。 + +|1.独立开发UEFI核心模块（如DXE/BDS阶段）。 + +2.优化启动流程（引导时间缩短50%以上）。 + +3.定位并解决固件启动故障。 + +|1.设计多核固件架构（支持SMP/AMP模式）。 + +2.实现跨平台兼容性（x86/RISC-V双启动）。 + +3.主导固件自动化测试框架开发。 + +|1.推动RISC-V固件生态建设（如开源社区贡献核心代码）。 + +2.解决复杂系统级启动异常（如多核锁竞争、安全启动漏洞）。 + + +|经验 +|1.参与1个RISC-V固件开发项目。 + +2.完成硬件初始化模块开发与调试。 + +|1.主导2个以上固件核心模块开发（启动引导/内存初始化）。 + +2.跨团队协作优化固件与硬件/OS的兼容性。 + +|1.负责完整RISC-V系统固件架构设计。 + +2.适配3种以上不同RISC-V处理器核。 + +|1.10年以上固件开发经验，主导国家级RISC-V项目。 + +2.在RISC-V基金会参与固件标准制定。 + |=== -====== 3.2.3.1.1 中级能力要求 -1. 知识 -①硬件基础： -理解RISC-V特权架构（Privileged Spec），包括M/S/U模式切换、中断控制器（PLIC/CLINT）原理。 -熟悉常见外设接口（如UART、SPI、I2C）的初始化流程。 -②固件核心： + + +===== 3.2.3.2 RISC-V通用计算系统性能测试工程师 +|=== +| |初级|中级|高级|专家 +|知识 +|1.RISC-V指令集基础、Linux 性能指标（CPU利用率/内存带宽）。 + +2.sysbench/SPEC CPU测试工具。 + +3.测试报告撰写规范 + +|1.RISC-V性能计数器（Cycle/IPC）原理、缓存一致性协议（MESI）。 + +2.多线程/多核性能分析方法。 + +3.硬件辅助分析工具（PMU）。 + +|1.分布式系统测试（集群计算/负载均衡）。 + +2.能效比评估模型（TOPS/W）与低功耗场景测试。 + +3.自动化测试框架设计。 + +|1.RISC-V架构性能优化前沿技术（分支预测/乱序执行）。 + +2.行业标准（SPEC/Green500）制定。 + +3.新型计算架构（量子计算）测试影响。 + +|技能 +|1.编写Shell/Python基础测试脚本。 + +2.使用perf/Grafana生成可视化性能报告。 + +|1.熟练使用Valgrind/VTune定位内存/CPU瓶颈。 + +2.设计多场景测试用例（嵌入式/服务器/AI推理）。 + +|1.搭建自动化测试框架（CI/CD集成）。 + +2.与硬件/软件团队协作制定优化方案。 + +3.建立性能评估指标体系。 + +|1.主导RISC-V性能测试标准制定。 + +2.开发定制化性能分析工具（如实时能效监控平台）。 + +3.在国际会议发表优化论文。 + + +|经验 +|1.参与1个RISC-V系统性能测试项目。 + +2.完成单模块测试（如CPU整数运算/内存带宽）。 + +|1.主导2个以上复杂场景测试（数据库负载/多媒体处理）。 + +2.跨团队复现并解决性能问题（如缓存颠簸）。 + +|1.负责企业级RISC-V服务器性能调优（性能提升20%以上）。 + +2.建立性能测试知识库与最佳实践。 + +|1.10年以上计算系统性能测试经验，主导国家级基准测试项目。 + +2.推动行业性能测试标准落地。 + +|=== + +===== 3.2.3.3 RISC-V通用计算系统软件优化工程师 +|=== +| |初级|中级|高级|专家 +|知识 +|1.RISC-V指令集编程模型、GCC/LLVM基础。 + +2.Linux内核模块机制、常见算法复杂度分析。 + +3.动态链接库（ELF）基础。 + +|1.RVV向量扩展编程模型、内存分配器（jemalloc）调优。 + +2.编译器优化选项（-O3/-march=rv64gc）。 + +3.向量化编程基础。 + +|1.LLVM IR优化、异构计算协同（CPU+NPU/DPU）。 + +2.实时操作系统（RTOS）任务调度机制。 + +3.跨架构兼容性技术（x86/RISC-V二进制翻译）。 + +|1.RISC-V架构级优化理论（指令级并行/数据局部性）。 + +2.边缘计算/云计算场景能效优化。 + +3.编译型与解释型语言混合优化技术。 + + +|技能 +|1.使用编译器优化选项完成函数级优化（循环展开/常量传播）。 + +2.使用Profiler定位简单软件瓶颈。 + +|1.手动向量化代码（RVV指令应用），优化内核模块（网络协议栈/文件系统）。 + +2.跨语言性能调优（C/Python混合代码）。 + +|1.设计跨架构兼容性优化方案，主导大型软件（数据库/AI框架）性能调优。 + +2.优化编译器后端代码生成效率（如RISC-V指令调度）。 + +1.主导RISC-V软件优化工具链开发（专用Profiler）。 + +2.制定行业软件优化标准，发表核心期刊论文。 + +3.在开源社区贡献核心优化代码。 + + +|经验 +|1.参与1个RISC-V软件优化项目，优化10+函数（性能提升15%以上）。 + +|1.主导2个以上复杂模块优化（编译器中间件/图形渲染引擎）。 + +2.跨团队协作完成软件跨平台适配。 + +|1.负责完整操作系统（如Linux）RISC-V端口优化（系统性能提升30%以上）。 + +|1.10年以上软件优化经验，推动RISC-V软件生态成熟。 + +2.主导企业级软件优化规范制定。 + +|=== + +===== 3.2.3.4 RISC-V通用计算系统硬件研发工程师 +|=== +| |初级|中级|高级|专家 +|知识 +|1.数字电路基础、Verilog基础。 + +2.Altium/Cadence PCB工具操作。 + +3.信号完整性基础（阻抗匹配/串扰抑制）。 + +|1.RISC-V SoC集成（AXI总线）、高速接口（PCIe 5.0/DDR5）原理。 + +2.电源完整性（PI）设计（PDN分析/去耦电容）。 + +3.FPGA/ASIC开发流程。 + +|1.多层板设计（16层+）、EMC/EMI抑制技术。 + +2.硬件调试工具（示波器/逻辑分析仪/边界扫描）。 + +3.低功耗设计（动态电压调节）。 + +|1.先进封装技术（Chiplet/3D PCB）、存算一体架构硬件设计。 + +2.国密硬件加密引擎实现。 + +3.RISC-V硬件接口标准制定。 + + +|技能 +|1.设计4-6层PCB板，完成简单模块Layout。 + +2.调试低速接口（SPI/UART）信号质量。 + +3.使用开源工具（KiCad）及行业主流EDA工具进行简单设计。 + +|1.设计8-12层PCB板，优化高速信号（10Gbps+）时序。 + +2.解决信号串扰、电源噪声等量产问题。 + +3.参与SoC硬件验证（总线协议调试）。 + +|1.主导复杂系统PCB设计（服务器主板/边缘计算节点）。 + +2.开发自动化调试工具（JTAG脚本/板级监控程序）。 + +3.优化硬件能效比（动态电压频率调整）。 + +|1.设计下一代RISC-V硬件平台（支持CXL 3.0/光子计算）。 + +2.制定企业级PCB设计规范与量产测试流程。 + +3.拥有PCB相关核心专利（如新型叠层设计）。 + + +|经验 +|1.参与1个RISC-V硬件项目，完成简单模块PCB设计与调试。 + +2.调试过1-2种外设接口（如I2C/SPI）。 + +|1.主导2个以上硬件模块PCB设计（内存控制器/以太网PHY）。 + +2.跨团队完成SoC硬件联调（解决总线时序问题）。 + +|1.负责完整系统PCB设计（支持多路CPU扩展），成功量产2款以上产品（良率≥95%）。 + +2.解决高温/高湿环境下的硬件可靠性问题。 + +|1.15年以上PCB设计经验，主导国家级RISC-V硬件项目（如自主可控服务器）。 + +2.推动RISC-V硬件标准化，牵头制定行业PCB设计指南。 + +|=== + + +//////====== 3.2.3.1.1 中级能力要求 + +//1. 知识 +//①硬件基础： +//理解RISC-V特权架构（Privileged Spec），包括M/S/U模式切换、中断控制器（PLIC/CLINT）原理。 +//熟悉常见外设接口（如UART、SPI、I2C）的初始化流程。 +//// +////②固件核心： 掌握OpenSBI/U-Boot代码结构与启动流程（从BootROM到加载Linux内核）。 了解RISC-V SBI（Supervisor Binary Interface）规范中的基础服务（Timer/IPI/Reset）。 2. 技能 @@ -229,6 +386,8 @@ RISC-V产业与社区推广方向岗位： ①项目经历：至少参与2-3个RISC-V固件开发项目，覆盖Bootloader移植、外设驱动开发等场景。 ②开源贡献：提交过OpenSBI/U-Boot的RISC-V相关补丁（如修复RV32I架构下的MMU配置问题） +//// + ==== 3.2.4 RISC-V 智能计算系统方向岗位能力要求 ===== 3.2.4.1 数据分析师 -- Gitee