# yuheng-riscv-soc

**Repository Path**: weixiao2016/yuheng-riscv-soc

## Basic Information

- **Project Name**: yuheng-riscv-soc
- **Description**: 玉衡是一款从零开始写的 RISC-V 内核的处理器，基于 Verilog 硬件设计语言实现，五级流水线设计，支持 RV32IM 指令集，支持中断，支持 RT-Thread Nano 3.1.5
- **Primary Language**: Verilog
- **License**: Apache-2.0
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 41
- **Created**: 2023-06-24
- **Last Updated**: 2023-06-24

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

18:05 2022/4/4  

## 〇、前言

> 玉衡星，北斗七星中最亮的星。  

## 一、简介

本项目是为了学习 RISC-V 内核架构，自行设计 RISC-V 内核并进行 SoC 集成。  

## 二、功能介绍

### 1. 环境介绍

- 内核及外设：`YuHeng 5-state RISC-V Core`  

- 软件编译器：`GNU MCU Eclipse RISC-V Embedded GCC, 64-bit (gcc version 8.2.0)`  

### 2. 地址分配

|起始地址   |结束地址   |大小|外设  |支持|
|:-:        |:-:        |:-: |:-:   |:-: |
|0x0000_0000|0x0fff_ffff|256M|ROM   |√   |
|0x1000_0000|0x1fff_ffff|256M|RAM   |√   |
|0x2000_0000|0x2fff_ffff|256M|TIMER1|√   |
|0x3000_0000|0x3fff_ffff|256M|UART1 |√   |
|0x4000_0000|0x4fff_ffff|256M|UART2 |√   |
|0x5000_0000|0x5fff_ffff|256M|UART3 |√   |
|0x6000_0000|0x6fff_ffff|256M|×     |×   |

*实际使用的空间大小详见 link.lds 文件。*  

## 三、使用说明

- 硬件部分的设计源码存放在 `rtl/` 路径下  

- 软件部分的测试代码存放在 `libs/` 路径下  

进入 `sim/` 路径下，在各子目录下执行 `make` 即可，将自动完成以下操作  

1. 编译 c/asm file  

2. 编译 rtl design  

3. 运行 simulation  

4. 打印 c/asm 指令执行结果  

5. 结束  

*执行 make 前请先根据实际情况修改 Makefile 文件*  

## 四、致谢

在玉衡（YuHeng）的设计过程中，参考和借鉴了许多优秀的开源项目。  

## 五、修改日志

- v3.0  
  - 代码重构（13:08 2023/6/14）  

- v2.0  
  - 统一几个工程的文件结构（11:45 2022/4/5）  

- v1.0  
  - 创建项目并集成测试（18:05 2022/4/4）  

## 六、维护

如果有任何疑问或者建议，欢迎在下方评论，或者通过邮件联系（E-mail：ytesliang@163.com），我会尽可能在 24 小时内进行回复。  

ATONEMAN  
2022.04.04