# verilog-base

**Repository Path**: yuan_hp/verilog-base

## Basic Information

- **Project Name**: verilog-base
- **Description**: 通用的verilog模块
- **Primary Language**: Unknown
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 0
- **Created**: 2025-05-14
- **Last Updated**: 2025-06-11

## Categories & Tags

**Categories**: Uncategorized

**Tags**: Verilog, Module

## README

# Verlog 基本模块 
项目提供verilog设计中使用较多的模块，这些模块不依赖于平台。

# 所含verilog模块功能说明

| File | Description |
| --- | --- |
|rtl/cbb_aclk_switch.v | 异步时钟切换 |
|rtl/cbb_divider.v | 分频器 |
|rtl/cbb_divider_syncclk.v | 同步时钟分频器 |
|rtl/cbb_dividers.v | 多路分频器，设置可支持奇数分频50%占空比 |
|rtl/cbb_edge_detection.v | 边沿检测 |
|rtl/cbb_fifo.v | 异步FIFO |
|rtl/cbb_fpgapwm.v| 可编程PWM |
|rtl/cbb_freqdivider.v| 频率分频器 |
|rtl/cbb_i2c_master.v| I2C主设备 |
|rtl/cbb_LedStatus.v | LED状态显示 |
|rtl/cbb_lfsr.v | 线性反馈移位寄存器,产生伪随机数 |
|rtl/cbb_sim.v | 为仿真定义的一些宏 |
|rtl/cbb_spi_master.v | SPI主设备 |
|rtl/cbb_synclk_switch.v | 同步时钟切换 |
|cbb_pulse_stretch.v | 脉冲拉伸器 ,展宽|
|rtl/cbb_tik_sec.v | 秒表 |
|rtl/cbb_timer_ena.v | 循环定时器，定时到产生1个系统时钟的高电平 |
|rtl/cbb_uart.v| UART |
|rtl/cbb_uart_tx.v | UART发送器 |