Verilog - 开源软件

Macro/CK_Riscv

简易的RISC-V五级流水线标量处理器：CK_RISCV；支持RV32I指令集，使用Veriog编写，简单易懂；参照公司研发环境，设计一套规范的设计与验证环境；

RISC-V

Verilog

2年前

twelvenine/hashtable-verilog

三种哈希表的Verilog硬件实现结构

FPGA

Verilog

CuckooHashing

Verilog

3年多前

Jack/voskhod664

顺序2发射RV64G核心

RISC-V

Verilog

SoPC

Verilog

6个月前

以凝/MIPS_CPU

基于MIPS32架构设计标量单核多周期五级流水处理器RoLa 项目原型：OpenMIPS

MIPS32

Verilog

2年多前

收拾旧河山/RISCV-CPU-Design

基于Verilog HDL开发的RISCV-CPU,支持miniRV-1指令集的SoC设计, 支持能处理冲突的五级流水线RISCV-CPU和数码管、LED灯等外设.

Verilog

riscv

CPU

Verilog

2年多前

Jack/tiny-soc

This is a tiny soc with tiny 8bit cpu

CPU

SoPC

Verilog

接近4年前

章宏亮/MIPS_CPU

大二计算机组成原理课设，使用Verilog硬件描述语言实现MIPS处理器基本功能，包括MIPS单周期处理器、MIPS多周期处理器以及简单的中断设计

Verilog

mips

处理器

Verilog

接近2年前

WHYima/pcie_xdma_ov5640

利用xdma ip 实现了pcie传输视频数据上传到pc，实现了qt显示视频数据

Verilog

1年多前

Jiaming/RISC-V_Kyber_E203_2023

SIMD Kyber协处理器

Verilog

RISC-V

Verilog

1年多前

WSJ-WILLIAM/设计一个8位CPU

Verilog实现CPU设计

Verilog

课程设计

Verilog

2年多前

王煜聪/100M交换机

本项目为第一代100M练手交换机：仅支持简单数据转发功能，MII接口; 已全部完成，第一代仅支持最普通的数据交换功能目前已开启第二代1000M交换机项目—Atom：支持多种市场化功能，与商业交换机更接近，功能更丰富有需要的可以在gitee中搜索atom关注

Verilog

交换机

网络

Verilog

1年多前

SiyuanJing/State_Machine

Three Verilog codes file to implement simple state machine by output 1s

Lab

Verilog

11个月前

wataru不喜欢吃SASHIMI/FPGA学习代码

FPGA学习过程中的代码文件。

Verilog

FPGA

Verilog

接近4年前

wataru不喜欢吃SASHIMI/IC_dESIGN_oPENMIPS

openmips的学习代码

OPENMIPS

Verilog

CPU

Verilog

3年多前

叶璨铭/南方科技大学-CS202_214-计算机组成原理-大作业

这是南方科技大学CS202/214计算机组成原理课程的大作业——实现一个CPU。 This is the project assignment of cs202 / 214 Computer Organization course of Southern University of Science and Technology， which is to manufacture a CPU.

Verilog

3年多前

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